[发明专利]一种基于FPGA实时可配置的数字相关器无效
| 申请号： | 200910038540.8 | 申请日： | 2009-04-10 |
| 公开（公告）号： | CN101534183A | 公开（公告）日： | 2009-09-16 |
| 发明（设计）人： | 徐润博;冯久超 | 申请（专利权）人： | 华南理工大学 |
| 主分类号： | H04L7/00 | 分类号： | H04L7/00;H04B1/713 |
| 代理公司： | 广州市华学知识产权代理有限公司 | 代理人： | 李卫东 |
| 地址： | 510640广东*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种基于FPGA实时可配置的数字相关器，包括高速ADC、数据格式转换电路、数字信号处理器和数字相关电路；高速ADC接收经鉴频解调后的模拟信号，将模拟信号转变为数字信号，并把转换后的数字信号送到数据格式转换电路；数据格式转换电路运用判决单元将ADC量化后的多位数据转换成一位数据，再经过数据缓存单元把数据速率降为基带信号的速率，并送入数字相关电路；数字相关电路利用FPGA实现，把DSP送来的相关码和从数据格式转换电路得到的数据进行相关运算，输出相关峰，通过相关峰来修正跳信号，实现跳频初同步。本发明对接收到的每位RXD信号进行了多次相关判断，不会出现漏相关和误相关，增强了相关器的可靠性。 | ||
| 搜索关键词： | 一种 基于 fpga 实时 配置 数字 相关器 | ||
【主权项】：
1、一种基于FPGA实时可配置的数字相关器，包括高速ADC、数据格式转换电路、数字信号处理器、数字相关电路；其特征在于，所述高速ADC的输出端与数据格式转换电路的输入端相连，数据格式转换电路的输出端与数字相关电路的输入端RXD相连，DSP的使能信号输出端与数字相关电路的使能信号输入端相连，DSP的地址总线与数字相关电路的地址总线相连，DSP的数据总线与数字相关电路的数据总线相连，数字相关电路的输出端与外部电路相连接；所述的高速ADC接收经鉴频解调后的模拟信号，将模拟信号转变为数字信号，并把转换后的数字信号送到数据格式转换电路；所述的数据格式转换电路包括判决单元和数据缓存单元，先运用判决单元将ADC量化后的多位数据转换成一位数据，再经过数据缓存单元把数据速率降为基带信号的速率，并送入数字相关电路；所述的DSP通过总线给数字相关电路传送相关码；所述数字相关电路利用FPGA实现，把DSP送来的相关码和从数据格式转换电路得到的数据进行相关运算，输出相关峰，再通过相关峰来修正跳信号，实现跳频初同步。
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