[发明专利]记忆体制造方法有效
| 申请号： | 200910045245.5 | 申请日： | 2009-01-13 |
| 公开（公告）号： | CN101777517A | 公开（公告）日： | 2010-07-14 |
| 发明（设计）人： | 李俊;庄晓辉;王三坡;兰国华 | 申请（专利权）人： | 中芯国际集成电路制造(上海)有限公司 |
| 主分类号： | H01L21/8239 | 分类号： | H01L21/8239;H01L21/31 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 屈蘅;李时云 |
| 地址： | 2012*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开一种记忆体制造方法，包括如下步骤：在半导体基体上形成共源区和共漏区、底介电层、并在所述底介电层上依次堆叠形成浮栅、绝缘层以及控制栅，在所述浮栅、绝缘层以及控制栅堆叠形成的栅结构上表面以及侧面沉淀氮化物，在所述氮化物表面上沉淀氧化物，以填满所述栅结构在共源区上方形成的间隙，去除部分氧化物，去除在所述共漏区上方的氮化物。本发明在沉淀氮化物后再沉淀一层氧化物，在去除氮化物过程中起到延缓蚀刻的作用，阻止后续Co离子注入过程中Co离子进入到共源区上的底介质层，从而避免了浮栅内的电荷逃逸到共源区的底介质层，提高存储在浮栅内的数据保持能力，进而提高记忆体数据存储时间。 | ||
| 搜索关键词： | 记忆体 制造 方法 | ||
【主权项】：
一种记忆体制造方法，其特征在于，包括如下步骤：在半导体基体上形成共源区和共漏区、底介电层、并在所述底介电层上依次堆叠形成浮栅、绝缘层以及控制栅；在所述浮栅、绝缘层以及控制栅堆叠形成的栅结构上表面以及侧面沉淀氮化物；在所述氮化物表面上沉淀氧化物，以填满所述栅结构在共源区上方形成的间隙；去除部分氧化物；去除在所述共漏区上方的氮化物。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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