[发明专利]一种差分时域比较器电路无效
| 申请号： | 200910053028.0 | 申请日： | 2009-06-12 |
| 公开（公告）号： | CN101924540A | 公开（公告）日： | 2010-12-22 |
| 发明（设计）人： | 易婷;杨思宇;洪志良 | 申请（专利权）人： | 复旦大学 |
| 主分类号： | H03K5/22 | 分类号： | H03K5/22;H03K3/02;H03D13/00;H03K19/0175;H03M1/12 |
| 代理公司： | 上海正旦专利代理有限公司 31200 | 代理人： | 包兆宜 |
| 地址： | 20043*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及一种差分时域比较器电路，包括差分电压时间转换电路、鉴相电路和输出产生电路。其中，差分电压时间转换电路用于将两个待比较的模拟差分输入信号转换成两个脉冲信号，它们相对时钟信号的延时与输入信号大小成比例，并且在比较结果出来后电路可关断，以降低功耗；鉴相电路用于确定这两个脉冲信号之间的相位关系；输出产生电路根据鉴相电路的输出产生比较结果。本发明具有低功耗、较强的抗干扰能力等优点。将本发明用于逐次逼近模数转换器中时，可降低电路功耗、抑制偶次谐波、提高模数转换器的精度。 | ||
| 搜索关键词： | 种差 时域 比较 电路 | ||
【主权项】：
一种差分时域比较器电路，其特征在于：该电路由差分电压时间转换电路(1)、鉴相电路(2)和输出产生电路(3)组成；所述差分电压时间转换电路(1)的Vinp输入端、Vinn输入端和Clk信号端分别与外部的模拟输入信号Vinp、Vinn和输入时钟信号Clk相连；其D_p输出端、D_n输出端和控制信号ctrl2输入端分别与所述鉴相电路(2)的D_p输入端、D_n输入端和控制信号ctrl2输出端相连；其Clkn信号输出端与所述输出产生电路(3)的Clkn信号输入端相连；所述鉴相电路(2)的Clk信号端与输入时钟信号Clk相连；其O1、O2和O3三个输出端分别与所述输出产生电路(3)的O1、O2和O3三个输入端相连；所述输出产生电路(3)的Comp_out输出端输出一个比较结果信号。
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