[发明专利]非易失性半导体存储装置及其写入方法无效
| 申请号： | 200910253173.3 | 申请日： | 2009-12-04 |
| 公开（公告）号： | CN101783178A | 公开（公告）日： | 2010-07-21 |
| 发明（设计）人： | 白田理一郎 | 申请（专利权）人： | 力晶半导体股份有限公司 |
| 主分类号： | G11C16/10 | 分类号： | G11C16/10;G11C16/34 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 史新宏 |
| 地址： | 中国台湾新竹*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明提供能防止栅极引发漏极漏电流(GIDL)误写的非易失性半导体存储装置及其写入方法，非易失性半导体存储装置包括：非易失性的存储单元阵列10，通过对串接于所选位线两端的选择晶体管Qs1与Qs2间的每一存储单元晶体管设定多个相异启始电压，用以记录多个数值；及控制电路11，对来自于该存储单元阵列10的数据进行写入控制。控制电路11针对分别邻接于位线两端的选择晶体管Qs1与Qs2的至少多个第一存储单元晶体管Q0、Q1、Q32与Q33记录两个数值，并针对该等第一存储单元晶体管以外的多个第二晶体管Q2～Q31记录三个以上的多个数值。 | ||
| 搜索关键词： | 非易失性 半导体 存储 装置 及其 写入 方法 | ||
【主权项】：
一种非易失性半导体存储装置，包括：非易失性的存储单元阵列，通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，其中，每一存储单元晶体管串接于所选位线两端的选择晶体管间；及控制电路，用以对来自于该存储单元阵列的数据进行写入控制，其特征在于，针对分别邻接于该两端的选择晶体管的至少多个第一存储单元晶体管，该控制电路记录两个数值，另一方面，针对该多个第一存储单元晶体管以外的多个第二晶体管，该控制电路则记录三个以上的多个数值，用以进行控制。
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