[发明专利]具有高速缓存电路的处理电路,检测高速缓存行中更新地址的游程无效
| 申请号： | 200980122820.5 | 申请日： | 2009-06-10 |
| 公开（公告）号： | CN102067090A | 公开（公告）日： | 2011-05-18 |
| 发明（设计）人： | 简·胡格布鲁格;安德列·谢尔盖耶维奇·特雷克 | 申请（专利权）人： | NXP股份有限公司 |
| 主分类号： | G06F12/08 | 分类号： | G06F12/08 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 王波波 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 电路包括处理器核(100)、后台存储器(12)、以及处理器核(100)与后台存储器(12)之间的高速缓存电路(102)。在操作中，检测与高速缓存行关联的连续地址范围内的多个连续地址子范围，所述子范围包含高速缓存行中的在高速缓存电路中更新数据可用的地址，可以使用针对连续地址序列的单个存储器事务，检测到的子范围用于设定存储器事务的起始地址和长度或结尾地址。例如，这可以在高速缓存行中只有更新数据可用并且针对其他地址无有效数据时使用，或者在仅仅更新了高速缓存行中小段地址游程时用来减少带宽使用。 | ||
| 搜索关键词： | 具有 高速缓存 电路 处理 检测 更新 地址 游程 | ||
【主权项】：
一种处理电路，包括处理元件(10)，处理元件(10)具有至后台存储器(12)的接口(11)，处理元件(10)包括：‑处理器核(100)；‑高速缓存电路(102)，耦接在处理器核与所述至后台存储器(12)的接口(11)之间；‑写回电路(104)，被配置为控制从高速缓存电路(102)向所述至后台存储器(12)的接口(11)的更新数据的写回，写回电路(104)被配置为检测与高速缓存行关联的连续地址范围内的多个连续地址子范围，所述子范围包含高速缓存行中的、在高速缓存电路(102)中更新数据可用的地址，所述子范围位于高速缓存行中的、在高速缓存电路(102)中无更新数据可用的地址之间，写回电路(104)被配置为选择性地引起向后台存储器(12)的针对所述子范围的数据的传输。
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