[发明专利]高速缓冲存储器、存储器系统及其控制方法无效
| 申请号： | 200980137449.X | 申请日： | 2009-09-15 |
| 公开（公告）号： | CN102165424A | 公开（公告）日： | 2011-08-24 |
| 发明（设计）人： | 礒野贵亘 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | G06F12/08 | 分类号： | G06F12/08 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 徐殿军 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明的L2高速缓存(202)具有：第1端口(211)，来自CPU(201)的指令输入到该第1端口；第3端口(213)，来自DMAC(205)的指令输入到该第3端口；命中判定部(71)，在有指令输入到第3端口(213)时，判定L2高速缓存(202)是否存放有该指令所指定的地址的数据；以及DMAC访问控制部(63)，在有指令输入到第3端口(213)并且由命中判定部(71)判定为存放有的情况下，进行用于保持该存放的数据和存放于存储器(204)的数据之间的一致性的处理，并且，将所述输入的指令作为从DMAC(205)输出的指令向存储器(204)输出。 | ||
| 搜索关键词： | 高速 缓冲存储器 存储器 系统 及其 控制 方法 | ||
【主权项】：
一种高速缓冲存储器，该高速缓冲存储器根据来自处理器的访问，存放主存储器的数据的一部分，其特征在于，具有：第1端口，来自所述处理器的指令输入到该第1端口；第2端口，来自所述处理器以外的主设备的指令输入到该第2端口；命中判定部，在有指令输入到所述第1端口以及所述第2端口时，该命中判定部判定该高速缓冲存储器是否存放有与该指令所指定的地址对应的数据；以及第1控制部，在所述指令输入到所述第2端口并且由所述命中判定部判定为存放有的情况下，该第1控制部进行用于保持与所述指令所指定的地址对应并由该高速缓冲存储器存放着的数据、和存放于所述主存储器的数据之间的一致性的处理，并且，将所述输入的指令作为从所述主设备输出的指令而向所述主存储器输出。
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