[发明专利]一种高速DDS信号发生器

摘要

本发明公开了一种高速DDS信号发生器，其时钟模块完成采样时钟的产生，提供具有相同频率且相位差依次递增360°/n的n路采样时钟信号。当输出用户需要的合成信号时，n路相位累加器产生n路累加值相同、但各路有一定延时的地址信号，对n个RAM存储器进行寻址，产生的波形数据传给DAC数模转换模块，完成波形数据的数字-模拟转换，并将转换所得n路模拟信号输入到信号叠加模块，完成多路模拟信号的叠加，模拟通道对叠加模拟信号进行滤波、加偏、放大、幅度调整处理，这样多路DDS并行合成，实现输出信号频率的n倍频，输出波形信号的频率得到了提高。本发明的高速DDS信号发生器基于一种简便的提高采样率的方法，电路结构简单。

主权项

一种高速DDS信号发生器，其特征在于，包括：时钟模块，用于完成采样时钟信号的产生，提供具有相同频率且相位差依次递增360°/n的n路采样时钟信号；波形数据存储模块，由n个RAM存储器组成，n个RAM存储器均相同地存储有输出波形信号的波形数据，并与时钟模块提供的n路采样时钟信号依次连接；波形存储控制及地址产生模块，由地址累加模块和读写控制模块构成；地址累加模块包括n个相位累加器，分别与时钟模块输出的n路采样时钟信号依次连接，每个采样时钟，对输入的相同频率控制字进行一次累加，产生n路累加值相同、但各路有一定延时的n路地址信号分别作为波形数据存储模块中n个RAM存储器的采样地址；读写控制模块的波形数据线、写地址信号线以及读写控制线分别与n个RAM存储器连接；中央处理模块，其频率控制字数据线、波形数据线、写地址信号线、读写使能线连接到波形存储控制及地址产生模块，用于向波形存储控制及地址产生模块中的n个相位累加器提供相同频率控制字；当向波形数据存储模块写入输出波形信号的波形数据时，由中央处理模块提供写地址信号和输出波形信号的波形数据，并通过写使能信号控制读写控制模块进行写操作，由读写控制模块直接对波形数据存储模块进行寻址，将波形数据写入；当合成用户需要的波形信号时，由地址累加模块提供n路累加值相同、但各路有一定延时的n路地址信号，中央处理模块通过读使能信号控制读写控制模块对波形数据存储模块进行读操作，读出n路输出波形信号的波形数据；DAC数模转换模块，由n个数模转换器构成，n个数模转换器分别与波形存储控制及地址产生模块输出的n路输出波形信号的波形数据依次相连接，同时，还和时钟模块提供的n路采样时钟信号依次连接，用于对n路输出波形信号的波形数据进行数模转换，输出n路模拟信号；信号叠加模块，与DAC数模转换模块连接，用于将DAC数模转换模块输出的n路模拟信号进行叠加，输出叠加模拟信号；模拟通道，与信号叠加模块连接，用于对信号叠加模块输出的叠加模拟信号进行滤波、加偏、放大、幅度调整处理，输出用户需要的合成信号。