[发明专利]三值铁电存储器电路

摘要

本发明设计了一种三值铁电存储器(FeRAM)的实现电路，属于集成电路设计制造技术领域。该电路采用传统铁电存储器的2T2C单元结构，在保留传统的读写操作方式的基础上，增加了利用2T2C结构进行三值读写操作的功能，从而实现了2个铁电电容存储3比特数据。在同样的工艺条件下，三值铁电存储器将1T1C FeRAM的存储密度提高了1.5倍。

主权项

一种三值铁电存储器电路，其特征在于，所述存储器电路包括存储单元阵列、读出电路以及中间状态输入电路；所述存储单元阵列包含若干存储单元，每个存储单元由两个铁电电容(CO、C1)和两个NMOS传输管(M0、M1)组成；字线(WL)接到两个NMOS传输管(M0、M1)的栅极，控制存储单元的开启和关闭；其中，NMOS传输管(M0)的源极接到位线(BL)，漏极连接到铁电电容(C0)一端的存储节点，该铁电电容(C0)的另一端与板线(PL)相连；NMOS传输管(M1)的源极接到位线(BL/)，漏极接到铁电电容(C1)一端的存储节点，该铁电电容(C1)的另一端与板线(PL)相连；所述读出电路由6个NMOS传输管(N0～N5)、5个灵敏放大器(SA0～SA4)以及一个4-3编码器组成；其中，二值读出电路选通信号(SEL0)连至传输管(N0、N1)的栅极，控制传统二值读出单元的开启和关闭，传输管(N0)的源极连至位线(BL)，传输管(N1)的源极连至位线(BL/)，两者的漏极连至灵敏放大器(SA0)的输入，比较放大进行输出；三值读出电路选通信号(SEL1)连至传输管(N2、N3)的栅极，三值读出电路选通信号(SEL2)连至传输管(N4、N5)的栅极，控制三值读出单元的开启和关闭，传输管(N2、N4)的源极连到位线(BL)，传输管(N3、N5)的源极连到位线(BL/)，传输管(N2、N3)的漏极分别连至两个灵敏放大器(SA1、SA2)的输入端与参考电压(Vrefl)作比较，传输管(N4、N5)的漏极分别连至另两个灵敏放大器(SA3、SA4)的输入端与参考电压(Vrefh)作比较，经灵敏放大后输出给4-3编码器进行二进制逻辑值的编码，编码器输出数据DATA0～DATA2；所述中间状态输入电路由两个传输管(N6、N7)组成，其中中间状态写入使能信号(WRM)连至传输管(N6)的栅极，中间状态写入使能信号(WRM/)连至传输管(N7)的栅极，控制中间状态输入电路的开启和关闭，传输管(N6)的栅极连至位线(BL)，传输管(N7)的栅极连至位线(BL/)，传输管(N6、N7)的漏极连至使所述存储单元铁电电容进入中间状态的电压(Vm)。