[发明专利]预充电逻辑数字时钟占空比校准电路

摘要

本发明公布了一种预充电逻辑数字时钟占空比校准电路，包括输入缓冲级BUF、周期延迟线HCDL、匹配延迟线MDL、RS触发器和电源控制模块PM。本发明占空比校准电路具有快速建立(1.5个时钟周期)、相对稳定、占空比校正误差无累计效应；相对于一些基于数字检测和调整方式的占空比校准电路，本发明采用一种差分预充电逻辑来构造基本延迟单元，使其具有更小的延迟时间，从而显著提高电路的工作频率上限和校准精度。本发明使用了全新结构的RS触发器，实现了对从置位端到输出端、以及从复位端到输出端路径延时的更精确的匹配，以及在各个工艺角条件下保持一致的特性。

主权项

一种预充电逻辑数字时钟占空比校准电路，其特征在于该电路包括输入缓冲级BUF(10)、周期延迟线HCDL(20)、匹配延迟线MDL(30)、RS触发器(40)和电源控制模块PM(50)，其中输入缓冲级BUF(10)的左信号输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级BUF(10)的第一、第二信号输出端的输出信号分别为差分形式的时钟信号(CK+与CK-)、第三信号输出端的输出信号为缓冲后的时钟信号(CKB)；差分形式的时钟信号(CK+与CK-)和缓冲后的时钟信号(CKB)同时连接至半周期延迟线HCDL(20)和匹配延迟线MDL(30)的对应输入端；半周期延迟线HCDL(20)的输出信号即差分形式的半周期延迟时钟信号(CKD+与CKD-)以及匹配延迟线(30)的输出信号即差分形式的匹配延时时钟信号(CKM+与CKM-)分别接RS触发器(40)的差分形式的复位输入端(R+与R-)和差分形式的置位输入端(S+与S-)；RS触发器(40)的差分输出端(Q+与Q-)处信号即为校准后的具有50％占空比校准时钟信号，RS触发器(40)的同相输出端Q+信号即为校准时钟信号CKO；电源控制模块PM(50)与半周期延迟线HCDL(20)相连。