[发明专利]于二晶体管NOR结构中的能隙工程电荷捕捉存储器

摘要

本发明揭露一种使用BE-SONOS的2T NOR存储单元结构以作为嵌入式存储器之用，其包括一存储单元具有各自的存取晶体管及存储晶体管，该存取晶体管具有存取栅极而该存储晶体管具有存储栅极两者串联安排介于对应的位线与该多条参考线之一之间。此存储单元中的一存储晶体管包含一半导体主体，包含一具有一通道表面的通道，以及一介电叠层位于该栅极与该通道表面之间。此介电叠层包含一能隙工程隧穿介电层与该存储栅极(对栅极注射而言)和该通道表面(对通道注射而言)之一连接。此存储单元的介电叠层也包含一电荷捕捉介电层于隧穿介电层之上，及一阻挡介电层。

主权项

一种集成电路装置，包括：一存储器阵列，包含多条位线与该阵列中对应的多行存储单元耦接，多条参考线，多条存取栅极字符线与该阵列对应列中的多个存取栅极耦接，及多条存储栅极字符线与该阵列对应列中的多个存储栅极耦接，其中所述存储单元包含各自的存取晶体管及存储晶体管，该存取晶体管具有存取栅极而该存储晶体管具有存储栅极两者串联安排介于对应的位线与该多条参考线之一之间；其中该存储晶体管至少一者包含一半导体主体，包含一具有一通道表面的通道，以及一介电叠层位于该存储栅极与该通道表面之间；该介电叠层包含：一隧穿介电层与该存储栅极和该通道表面之一连接，该隧穿介电层包含多层材料结合安排以建立一相对低的价带能阶于接近该存储栅极和该通道表面该之一处，同时在该存储栅极和该通道表面该之一处的一第一距离具有一增加的价带能阶，以及在该存储栅极和该通道表面该之一处超过2nm以上的一第二距离处具有一降低的价带能阶；一电荷捕捉介电层介于该隧穿介电层与该栅极和该通道表面的另一者之间，且具有一大于5nm的厚度；一阻挡介电层位于该电荷捕捉介电层与该栅极和该通道表面的该另一者之间；以及控制电路包括逻辑以读取、程序化及擦除储存于该阵列的所述存储单元中的资料。