[发明专利]基于查找表结构的FPGA可编程逻辑单元的遍历测试方法

摘要

本发明属于集成电路技术领域，具体涉及一种基于LUT(查找表)结构的FPGA(现场可编程门阵列)器件的CLB(可编程逻辑单元)的遍历测试方法。包括：对LUT的单点故障的遍历测试，对LUT的多点故障的测试，对分布式RAM的遍历测试，对触发器的赋初值为0或则为1，置位、复位端电平固定，使能无效等，置位，复位，使能的遍历测试等。本发明能够完成对FPGA芯片内所有CLB的面向制造的测试，可以覆盖CLB内部所有的基本逻辑器件、可编程码点、内部互联资源。测试所需要的配置次数、配置难度和测试时间都能得到极大地优化。

主权项

一种基于查找表结构的FPGA可编程逻辑单元的遍历测试方法，其特征在于：对于LUT的单点故障的遍历测试，把多个LUT组合成一个Cell，通过基于同或和异或的配置，使每个Cell的输出和输入相同，将一个Cell的输出作为下一个Cell测试所需要的激励，这样可以使得测试一个Cell中的LUT所需要的配置次数和测试芯片中所有的LUT所需的配置次数一样；每个LUT都从0000到1111遍历；每4行CLB最左边的输入端共用5个输入，输出端把每行CLB的4个输出分别接到某行最后一个CLB的某个LUT的4个输入端上，再把这CLB的4个输出和IO相接；于是，四行就只需要5个输入IO和4个输出IO，或者把每四行之间按“之”字形的方式进行连接；这样，整个芯片就只需要5个输入IO和4个输出IO，并且，用单倍线将相邻两个CLB之间进行连接，即可完成对所有LUT的遍历测试。