[发明专利]半导体器件及其制备方法无效
申请号: | 201010198590.5 | 申请日: | 2010-06-07 |
公开(公告)号: | CN101908515A | 公开(公告)日: | 2010-12-08 |
发明(设计)人: | 村上智博 | 申请(专利权)人: | 瑞萨电子株式会社 |
主分类号: | H01L23/48 | 分类号: | H01L23/48;H01L21/48;H01L21/60 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 王茂华;郑菊 |
地址: | 日本神*** | 国省代码: | 日本;JP |
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摘要: | 本发明提供一种半导体器件及其制备方法。实现在对无铅镀层上方的晶须形成的抵制的提高。半导体器件具有将半导体芯片固定于其上的接片、多条内部引线、一体地随同内部引线形成的多条外部引线、耦合半导体芯片的电极焊盘到内部引线的多条接线,以及将半导体芯片模制于其中的模制体。包括无铅镀层的外部镀层形成于从模制体突出的每条外部引线的表面上方。外部镀层具有在期望的条件之下形成的第一无铅镀层,以及具有与第一无铅镀层的构成相同的系统构成的第二无铅镀层。第一无铅镀成与第二无铅镀层是层叠的。在不同的镀覆条件下形成的两种类型的无铅镀层在每条外部引线上方层叠。 | ||
搜索关键词: | 半导体器件 及其 制备 方法 | ||
【主权项】:
一种半导体器件,包括:具有多个表面电极的半导体芯片;在其上安装有半导体芯片的管芯焊盘;围绕所述半导体芯片布置的多条内部引线;电气地耦合所述半导体芯片的表面电极与相应的内部引线的多条接线;将所述半导体芯片、所述内部引线,以及所述接线各自模制于其中的模制体;一体地耦合到相应的内部引线,并且从所述模制体暴露的多条外部引线;以及形成于每条所述外部引线的表面上方的外部镀层,其中所述外部镀层具有形成于期望的条件之下的第一无铅镀层,以及具有与所述第一无铅镀层的构成相同的系统构成的第二无铅镀层,以及其中所述第一无铅镀层与所述第二无铅镀层是层叠的。
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