[发明专利]地址延迟电路无效

专利信息
申请号: 201010248333.8 申请日: 2010-08-09
公开(公告)号: CN102170278A 公开(公告)日: 2011-08-31
发明(设计)人: 高在范;李锺天 申请(专利权)人: 海力士半导体有限公司
主分类号: H03K5/135 分类号: H03K5/135
代理公司: 北京弘权知识产权代理事务所(普通合伙) 11363 代理人: 郭放;黄启行
地址: 韩国*** 国省代码: 韩国;KR
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摘要: 发明提供一种半导体存储装置的地址延迟电路,包括:控制时钟延迟模块,被配置为响应于第一输入控制信号来接收时钟作为第一控制时钟,并将外部地址输出作为第一延迟地址;控制时钟输入选择延迟模块,被配置为响应于第二输入控制信号来接收所述时钟作为第二控制时钟,响应于第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址,并将选中的地址输出作为第二延迟地址;以及控制时钟输入/输出选择延迟模块,被配置为接收所述时钟,响应于所述第二输入控制信号来选择是接收所述外部地址还是所述接收第二延迟地址,并将选中的地址输出作为内部地址。
搜索关键词: 地址 延迟 电路
【主权项】:
一种地址延迟电路,包括:控制时钟延迟模块,所述控制时钟延迟模块被配置为响应于第一输入控制信号而接收时钟作为第一控制时钟,并在经过所述第一控制时钟的预定数量的周期之后将外部地址输出作为第一延迟地址;控制时钟输入选择延迟模块,所述控制时钟输入选择延迟模块被配置为响应于第二输入控制信号来接收所述时钟作为第二控制时钟,响应于所述第一输入控制信号来选择是接收所述外部地址还是接收所述第一延迟地址,并在经过所述第二控制时钟的预定数量的周期之后将选中的地址输出作为第二延迟地址;以及控制时钟输入/输出选择延迟模块,所述控制时钟输入/输出选择延迟模块被配置为接收所述时钟,响应于所述第二输入控制信号选择是接收所述外部地址还是接收所述第二延迟地址,并在经过所述时钟的预定数量的周期之后将选中的地址输出作为内部地址,其中,所述时钟的周期的预定数量根据输出控制信号来确定。
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