[发明专利]存储器电路以及具有该存储器电路的电压检测电路

摘要

本发明提供电路规模小的存储器电路以及具有该存储器电路的电压检测电路。作为解决手段，NMOS晶体管(21)在加载时及写入时截止，在读出时导通。NMOS晶体管(22)响应于高电平输入而导通，响应于低电平输入而截止。NMOS晶体管(23)在加载时及写入时截止，在读出时导通。PMOS晶体管(26)在加载时导通，在写入时及读出时截止。PMOS晶体管(27)在加载时响应于高电平输入而截止、响应于低电平输入而导通，在写入时及读出时导通。

主权项

一种进行非易失性存储器元件中的数据的读出及写入的存储器电路，其特征在于，该存储器电路具有：第一开关，其设置在第1信号的节点与第2信号的节点之间；第二导电型的第一MOS晶体管，其在针对所述非易失性存储器元件进行所述数据的加载时及写入时被控制为截止，在读出时被控制为导通，该第一MOS晶体管的源极与第二电源端子连接，漏极与所述第2信号的节点连接；第二导电型的第二MOS晶体管，其响应于第一电源电压的输入而导通，响应于第二电源电压的输入而截止，该第二MOS晶体管的栅极与所述第2信号的节点连接，源极与第二电源端子连接，漏极与反相器的输入端子连接；第二导电型的第三MOS晶体管，其在加载时及写入时被控制为截止，在读出时被控制为导通，该第三MOS晶体管的源极经由电流源与第二电源端子连接，漏极与所述反相器的输入端子连接；第一导电型的所述非易失性存储器元件，该非易失性存储器元件的源极与第一电源端子连接；第一导电型的第四MOS晶体管，该第四MOS晶体管的源极与第一电源端子连接；第一导电型的第五MOS晶体管，该第五MOS晶体管的源极与所述非易失性存储器元件以及所述第四MOS晶体管的漏极连接，漏极与所述反相器的输入端子连接；所述反相器；第一控制电路，其控制所述第四MOS晶体管，以使所述第四MOS晶体管在加载时导通，在写入时及读出时截止；以及第二控制电路，其控制所述第五MOS晶体管，以使所述第五MOS晶体管在加载时响应于第一电源电压的输入而截止、响应于第二电源电压的输入而导通，且使所述第五MOS晶体管在写入时及读出时导通。