[发明专利]一种并行维特比译码器和译码方法、及接收器有效
| 申请号： | 201010584035.6 | 申请日： | 2010-12-10 |
| 公开（公告）号： | CN102571109A | 公开（公告）日： | 2012-07-11 |
| 发明（设计）人： | 何润生 | 申请（专利权）人： | 景略半导体（上海）有限公司 |
| 主分类号： | H03M13/41 | 分类号： | H03M13/41;H04L1/00 |
| 代理公司： | 上海光华专利事务所 31219 | 代理人： | 王松 |
| 地址： | 201203 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种并行维特比译码器和译码方法、及接收器，该译码方法包括：步骤一，将输入数据流转换成一序列部分重叠的输入数据块；步骤二，N个维特比译码器以交错旋转的方式对所述输入数据块进行解码，输出译码数据块；当第i+1个维特比译码器译完输入数据块的重叠区域时，向第i个维特比译码器传递终态信息，其中i大于等于0小于等于N-1；当第i+1个维特比译码器译完一个完整的输入数据块时，接收第i+2个维特比译码器传递的终态信息。本发明中终态信息的传递不需要后数据块（即S=0），因而提高了译码效率，减少了所需的并行译码器的数量，可以对比特率高于3Gbits/s的输入数据流进行译码，突破了传统译码的门限。 | ||
| 搜索关键词： | 一种 并行 译码器 译码 方法 接收器 | ||
【主权项】：
一种并行维特比译码方法，其特征在于，包括：步骤一，将输入数据流转换成一序列部分重叠的输入数据块；步骤二，N个维特比译码器以交错旋转的方式对所述输入数据块进行解码，输出译码数据块；当第i+1个维特比译码器译完输入数据块的重叠区域时，向第i个维特比译码器传递终态信息，其中0≤i≤N‑1；当第i+1个维特比译码器译完一个完整的输入数据块时，接收第i+2个维特比译码器传递的终态信息。
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