[发明专利]用以减少在集成电路内的静电放电保护的占用面积的方法和装置

摘要

一种输入/输出(I/O)电路(100)，其中具有一第一N通道金属氧化半导体(NMOS)场效晶体管(FET)(104)，此者是藉一硅化物区块(102)而耦接于该输入脚针(110)。一第一P通道金属氧化半导体(PMOS)FET(106)是经直接地耦接于该输入脚针，其N电井是经电气耦接于一ESD电井偏压电路(124)。一NMOS低电压差分信号(LVDS)驱动器(222)亦经直接地连接于该输入脚针，并且具有多个串接的NMOS FET(224、226)。该LVDS驱动器的第一NMOS FET(224)是经制作于一经电气耦接于接地的第一P分接保护环(308)以及一经耦接于该ESD电井偏压的N电井保护环(312)之内。该LVDS驱动器的第二NMOS FET(226)是经制作于一经电气连接于接地的第二P分接保护环(324)之内。

主权项

一种具有一输入/输出(I/O)电路的集成电路(IC)，其特征在于，包含：一输入脚针；一第一N通道金属氧化半导体(NMOS)场效晶体管(FET)，此者具有一第一NMOS源极及一第一NMOS汲极，该汲极并入一将该第一NMOS FET电气耦接至该输入脚针的硅化物区块；一第一P通道金属氧化半导体(PMOS)FET，此者具有一第一PMOS汲极，该汲极是经直接地连接至该输入脚针，一第一PMOS源极，该源极是经电气耦接于一正电压供应，以及一PMOS N电井，此电井是透过一提供一静电放电(ESD)电井偏压的ESD电井偏压电路而电气耦接于该输入脚针；以及一NMOS低电压差分信号(LVDS)驱动器，此者具有一经直接地连接至该输入脚针的第二NMOS FET的一第二汲极，该第二NMOS FET是经制作于一经电气耦接于接地的一第一P分接保护环之内，一N电井保护环，此者是经耦接于环绕该第一P分接保护环的ESD电井偏压，以及该第二NMOS FET的一第二源极，该源极是经电气耦接于一第三NMOS FET的一第三汲极，而该第三NMOS FET是经制作于一经电气耦接于接地并且环绕该第三NMOS FET的第二P分接保护环之内。