[发明专利]用于非重叠时钟产生的技术有效
| 申请号： | 201080015518.2 | 申请日： | 2010-04-02 |
| 公开（公告）号： | CN102369669A | 公开（公告）日： | 2012-03-07 |
| 发明（设计）人： | X·全;T·宋;L·马特;D·J·阿拉蒂 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03K3/017;H03M1/12 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 张扬;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 本文提供了跨越所期望的频率范围产生精确的非重叠时间和时钟相位延迟时间的技术。在一个配置中，设备包括非重叠时钟产生电路，非重叠时钟产生电路包括延迟锁定回路(DLL)电路，延迟锁定回路(DLL)电路相应地向耦合到其上的时钟发生器电路产生控制电压。控制电压操作以维持由时钟发生器电路产生的非重叠延迟时钟信号的精确定时关系。在一个方面，DLL电路接收具有已知占空比的输入时钟并且得到输出控制电压以将单位延迟固定于输入时钟周期的某一部分。在另一方面，时钟发生器电路包括耦合到DLL电路的多个压控延迟单元，以产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(tnlp)的第二组时钟信号，非重叠时间(tnlp)不依赖于制造工艺的变化。 | ||
| 搜索关键词： | 用于 重叠 时钟 产生 技术 | ||
【主权项】：
一种设备，包括：延迟锁定环路(DLL)电路，其用于扩展由输入时钟信号的占空比得到的控制电压的高电平有效时间和低电平有效时间中的至少一个；以及时钟发生器电路，其用于响应于所述控制电压，产生第一组时钟信号和与所述第一组时钟信号相隔非重叠时间(tnlp)的第二组时钟信号。
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