[发明专利]高速全差分时钟占空比校准电路

摘要

一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构，在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

主权项

一种高速全差分时钟占空比校准电路，其特征在于包括了第一调整级ADJ1，第一缓冲级BUF1、第二调整级ADJ2、第二缓冲级BUF2和占空比检测级DCD；第一调整级ADJ1的左端第一、第二信号输入端接待校准的原始差分输入信号CLK+和CLK‑)；第一调整级ADJ1的第一、第二输出信号端的输出信号OUT1‑和OUT1+接至缓冲级BUF1的第一、第二信号输入端；第一缓冲级BUF1的第一、第二信号输出端的输出信号OUTB1+和OUTB1‑接至第二调整级ADJ2的第一、第二信号输入端，继续对占空比进行校准；第二调整级ADJ2的第一、第二信号输出端的输出信号OUT2‑和OUT2+接至第二缓冲级BUF2的第一、第二信号输入端；第二缓冲级BUF2的第一、第二信号输出端的输出信号CKO+和CKO‑即为经过校准后的具有50％占空比的差分校准时钟信号；同时，第二缓冲级BUF2的第一、第二信号输出端输出的时钟信号CKO+和CKO‑接至占空比检测级DCD的第一、第二信号输入端；占空比检测级DCD的第一信号输出端的输出信号CP反馈接至第一调整级ADJ1的第三信号输入端和第二调整级ADJ2的第三信号输入端；占空比检测级DCD的第二信号输出端的输出信号CN反馈接至第一调整级ADJ1的第四信号输入端和第二调整级ADJ2的第四信号输入端，对占空比进行调整；所述CP、CN信号分别是正、负控制电压。