[发明专利]显示装置的内存架构及其控制方法有效
申请号: | 201110084880.1 | 申请日: | 2011-03-28 |
公开(公告)号: | CN102708061B | 公开(公告)日: | 2015-04-08 |
发明(设计)人: | 赖敬文;何锡锜 | 申请(专利权)人: | 联咏科技股份有限公司 |
主分类号: | G06F12/06 | 分类号: | G06F12/06;G06F13/18 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 郭蔚 |
地址: | 中国台湾新竹*** | 国省代码: | 中国台湾;71 |
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摘要: | 一种显示装置的内存架构及其控制方法。内存架构包括一显示数据存储器及一内存控制器。显示数据存储器包括N个子内存及N×M个仲裁器。N为正整数,M为大于等于2的正整数。每一个子内存包含依地址所划分的M个内存区块。每M个仲裁器分别耦接至每一个子内存中的M个内存区块。内存控制器耦接至N×M个仲裁器。内存控制器依据一组输入请求信号及输入地址信号产生N×M组输出请求信号及输出地址信号并分别传送至N×M个仲裁器,以依序控制N×M个仲裁器的操作。 | ||
搜索关键词: | 显示装置 内存 架构 及其 控制 方法 | ||
【主权项】:
一种显示装置的内存架构,包括:一显示数据存储器,包括:N个子内存,每一个子内存包含依地址所划分的M个内存区块,其中N为正整数,M为大于等于2的正整数;N×M个仲裁器,每M个仲裁器分别耦接至每一个子内存中的该M个内存区块;以及一内存控制器,耦接至该N×M个仲裁器,该内存控制器依据一组输入请求信号及输入地址信号产生N×M组输出请求信号及输出地址信号并分别传送至该N×M个仲裁器,以依序控制该N×M个仲裁器的操作;其中,当该输入请求信号为连续输入(series in)的脉冲信号时,该内存控制器系依序于该N×M个输出请求信号产生脉冲,使该N×M个输出请求信号中的每一个输出请求信号的工作周期皆低于该输入请求信号的工作周期。
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