[发明专利]自动校准和差通道信号传输时延一致的处理方法无效
| 申请号： | 201110126977.4 | 申请日： | 2011-05-17 |
| 公开（公告）号： | CN102163980A | 公开（公告）日： | 2011-08-24 |
| 发明（设计）人： | 仇三山 | 申请（专利权）人： | 中国电子科技集团公司第十研究所 |
| 主分类号： | H04B1/12 | 分类号： | H04B1/12;H04L25/02 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610036 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明提出一种在双通道单脉冲体制中自动校准和差通道时延一致的处理方法，将本方法应用到和差互相关算法提取角误差信号的过程中，可以有效地提高和差两路信号互相关后的峰值，获得最大的角误差检测灵敏度。本发明通过下述技术方案予以实现：在可编程门阵列芯片(FPGA)内的数字信号处理模块中，通过一个由高速系统时钟控制的存储器(FIFO1)输入和路信号，通过另一个由高速系统时钟控制的存储器(FIFO2)输入差路信号；在数字信号处理器芯片(DSP)内，设计整个相位校准过程的逻辑控制程序，用于接收应用软件下达的相位校准命令，控制改变FIFO1和FIFO2的读写延迟量，DSP程序结合方位(俯仰)移相器，自动组织流程完成和差通道时延的校准，将和差通道传输时延校准一致。 | ||
| 搜索关键词： | 自动 校准 通道 信号 传输 一致 处理 方法 | ||
【主权项】：
一种自动校准和差通道信号传输时延一致的处理方法，其特征在于包括如下步骤：在可编程门阵列芯片(FPGA)内的数字信号处理模块中，采用两个由高速系统时钟控制的存储器(FIFO1和FIFO2)分别控制和、差输入信号的读写延迟量，通过FIFO1输入和路信号，通过FIFO2输入差路信号；在数字信号处理器芯片(DSP)内，设置整个相位校准过程的逻辑控制程序，用于接收应用软件下达的相位校准命令，控制改变FIFO1和FIFO2的读写延迟量，DSP程序结合方位(俯仰)移相器，自动组织流程完成和差通道时延的校准，将和差通道传输时延校准一致。
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