[发明专利]异步信号同步器有效
| 申请号： | 201110131348.0 | 申请日： | 2011-05-20 |
| 公开（公告）号： | CN102790605A | 公开（公告）日： | 2012-11-21 |
| 发明（设计）人： | 叶国平 | 申请（专利权）人： | 上海华虹集成电路有限责任公司 |
| 主分类号： | H03K3/038 | 分类号： | H03K3/038 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种异步信号同步器，包括：输入逻辑单元和输出逻辑单元；所述输入逻辑单元用于锁存输入脉冲信号、接收反馈信号并且在反馈信号的控制下清除原来锁存的输入脉冲信号，接收下一个输入脉冲信号，其包括一个D锁存器，一个两输入端的第一与门，一个两输入端的或门，一个反相器；所述输出逻辑单元用于信号同步和产生输出脉冲信号，包括三个D锁存器，一个两输入端的第二与门，一个反相器。本发明在数字电路跨时钟域设计中，能完成异步信号同步，消除信号的亚稳态，并且支持输入时钟域和输出时钟域的任意频率和任意相位。 | ||
| 搜索关键词： | 异步 信号 同步器 | ||
【主权项】：
一种异步信号同步器，其特征在于，包括：输入逻辑单元和输出逻辑单元；所述输入逻辑单元用于锁存输入脉冲信号、接收反馈信号并且在反馈信号的控制下清除原来锁存的输入脉冲信号，接收下一个输入脉冲信号；其包括第一D锁存器，一个两输入端的第一与门，一个两输入端的或门，第一反相器；第一D锁存器的时钟信号输入端输入CLK1输入时钟域；第一D锁存器的数据输入端D与所述或门的输出端相连接；该或门的一个输入端输入脉冲信号，另一个输入端与所述第一与门的输出端相连接；该第一与门的一个输入端与第二D锁存器的输出端Q相连接，另一个输入端与第一反相器的输出端相连接，该反相器的输入端与第一D锁存器的输出端Q相连接；所述输出逻辑单元用于信号同步和产生输出脉冲信号；包括第二D锁存器，其数据输入端D与第一D锁存器的输出端Q相连接，第二D锁存器的输出端Q与第三D锁存器的数据输入端D相连接；该第三D锁存器的输出端Q与第四D锁存器的数据输入端D和一个两输入端的第二与门的一输入端相连接；第四D锁存器的输出端Q与第二反相器的输入端相连接，该反相器的输出端与第二与门的另一输入端相连接；该第二与门的输出端输出脉冲信号；第二D锁存器、第三D锁存器和第四D锁存器的时钟信号输入端输入CLK2输出时钟域。
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