[发明专利]标准单元时序数据测试方法无效
| 申请号： | 201110154869.8 | 申请日： | 2011-06-10 |
| 公开（公告）号： | CN102254062A | 公开（公告）日： | 2011-11-23 |
| 发明（设计）人： | 赵德益;裴茹霞;张洵颖;吴龙胜;唐威;汪西虎;岳红菊;宋森 | 申请（专利权）人： | 中国航天科技集团公司第九研究院第七七一研究所 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 陆万寿 |
| 地址： | 710054 *** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开了一种标准单元时序数据测试方法，外接时钟信号CLK_IN与外接时钟选择信号OSC_sel分别接入时钟自产生模块，时钟自产生模块的输出CLK_out连接测试逻辑电路的时钟端LOGIC_clk，可测试性结构设计模块产生的测试激励TEST_in与测试逻辑电路连接，测试逻辑电路根据测试激励TEST_in产生的结果数据TEST_out输出至可测性结构设计模块，以确定测试逻辑电路工作的正确性。该方法通过设计自产生可调频时钟，以测试电路的极限工作频率，从而捕捉关键路径的方法。 | ||
| 搜索关键词： | 标准 单元 时序 数据 测试 方法 | ||
【主权项】：
标准单元时序数据测试方法，其特征在于：外接时钟信号CLK_IN与外接时钟选择信号OSC_sel分别接入时钟自产生模块，时钟自产生模块的输出CLK_out连接测试逻辑电路的时钟端LOGIC_clk，可测试性结构设计模块产生的测试激励TEST_in与测试逻辑电路连接，测试逻辑电路根据测试激励TEST_in产生的结果数据TEST_out输出至可测性结构设计模块，以确定测试逻辑电路工作的正确性。
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