[发明专利]一种FPGA可编程互连线的延时分析方法有效
| 申请号： | 201110363405.8 | 申请日： | 2011-11-16 |
| 公开（公告）号： | CN102495821A | 公开（公告）日： | 2012-06-13 |
| 发明（设计）人： | 包朝伟;唐峰峰 | 申请（专利权）人： | 深圳市国微电子股份有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40;G01R31/02 |
| 代理公司： | 深圳市科吉华烽知识产权事务所 44248 | 代理人： | 胡吉科;孙伟 |
| 地址： | 518057 广东省深圳市南山*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明适用于超大规模集成电路技术领域，提供了一种FPGA可编程互连线延时分析的方法。在本发明的实施例中，将整个FPGA芯片的可编程互连线网络构建成了一个RC延时网络，并且在计算出所有路径的延时后，将每条路径的延时保存在该路径终端的节点上，这样在计算路径延时的时候，可以大大提高计算速度，降低了时序分析的复杂度。 | ||
| 搜索关键词： | 一种 fpga 可编程 互连 延时 分析 方法 | ||
【主权项】：
一种FPGA可编程互连线延时分析方法，其特征在于，所述方法包括以下步骤：提取FPGA可编程互连线中的基本延时单元，并建立每种基本延时单元的等效RC模型；划分FPGA中所包含的可编程基本互连单元，并分析各可编程基本互连单元所包括的基本延时单元以及各基本延时单元的连接关系；分析FPGA芯片中各可编程基本互连单元的连接关系；根据所选取的路径，分析该路径所包括的可编程基本互连单元，根据可编程基本互连单元相互之间的连接关系、各可编程基本互连单元所包括的基本延时单元、各基本延时单元的连接关系以及基本延时单元所对应的RC模型的延时，计算该路径的总延时。
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