[实用新型]一种逻辑译码电路有效
| 申请号： | 201120313088.4 | 申请日： | 2011-08-24 |
| 公开（公告）号： | CN202178753U | 公开（公告）日： | 2012-03-28 |
| 发明（设计）人： | 张盛;胡铁刚;周小爽 | 申请（专利权）人： | 杭州士兰微电子股份有限公司 |
| 主分类号： | H03K19/094 | 分类号： | H03K19/094 |
| 代理公司： | 杭州宇信知识产权代理事务所(普通合伙) 33231 | 代理人： | 张宇娟 |
| 地址： | 310012*** | 国省代码： | 浙江;33 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本实用新型公开了一种逻辑译码电路，该逻辑译码电路包括NMOS逻辑单元和电平恢复单元；所述NMOS逻辑单元包括至少两个NMOS管，各NMOS管的栅端作为数据选择端，各NMOS管的源端作为数据输入端，各NMOS管的漏端相连作为NMOS逻辑单元的输出端并输出逻辑译码值；电平恢复单元的输入端接NMOS逻辑单元的输出端，用于将NMOS逻辑单元输出的逻辑译码值的高电平电压上拉至电源电压，同时对NMOS逻辑单元输出的逻辑译码值进行缓冲输出。采用本实用新型的逻辑译码电路，能在避免采用NMOS逻辑单元引起阈值损失的同时，进一步降低系统复杂性以及成本开销。 | ||
| 搜索关键词： | 一种 逻辑 译码 电路 | ||
【主权项】：
一种逻辑译码电路，其特征在于，包括NMOS逻辑单元和电平恢复单元；所述NMOS逻辑单元包括至少两个NMOS管，各NMOS管的栅端作为数据选择端，各NMOS管的源端作为数据输入端，各NMOS管的漏端相连作为NMOS逻辑单元的输出端并输出逻辑译码值；电平恢复单元的输入端接NMOS逻辑单元的输出端，用于将NMOS逻辑单元输出的逻辑译码值的高电平电压上拉至电源电压，同时对NMOS逻辑单元输出的逻辑译码值进行缓冲输出。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于杭州士兰微电子股份有限公司，未经杭州士兰微电子股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201120313088.4/，转载请声明来源钻瓜专利网。
