[发明专利]用于集成电路中的存储器接口的占空比校正电路有效
| 申请号： | 201180006478.X | 申请日： | 2011-01-19 |
| 公开（公告）号： | CN102754161A | 公开（公告）日： | 2012-10-24 |
| 发明（设计）人： | 种燕;J·黄;P·纳加拉简;C·桑 | 申请（专利权）人： | 阿尔特拉公司 |
| 主分类号： | G11C7/22 | 分类号： | G11C7/22;G11C7/10 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 吴立明 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 用于校正集成电路(IC)中的占空比失真的电路和方法。该IC包括耦合以接收时钟信号的分离器电路。该时钟信号被分离为两个不同的时钟信号。一个时钟信号是另一个的反相版本。延迟电路耦合到每个时钟信号。每个延迟电路生成相对应时钟信号的延迟版本。校正器电路被耦合以接收时钟信号的两个延迟版本。该校正器电路生成具有经校正占空比的时钟输出信号。 | ||
| 搜索关键词： | 用于 集成电路 中的 存储器 接口 校正 电路 | ||
【主权项】：
一种集成电路IC，包括：分离器电路，其被耦合以接收第一时钟信号，其中所述分离器电路基于所述第一时钟信号生成第二时钟信号和第三时钟信号；第一延迟电路，其被耦合以接收所述第二时钟信号，其中所述第一延迟电路生成所述第二时钟信号的延迟版本；第二延迟电路，其被耦合以接收所述第三时钟信号，其中所述第二延迟电路生成所述第三时钟信号的延迟版本；校正器电路，其被耦合以接收所述第二时钟信号和所述第三时钟信号的延迟版本，其中所述校正器电路生成具有相对于所述第一时钟信号而修改的占空比的时钟输出信号。
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