[发明专利]多层衬底结构及其制造方法无效
申请号: | 201180040593.9 | 申请日: | 2011-06-21 |
公开(公告)号: | CN103262207A | 公开(公告)日: | 2013-08-21 |
发明(设计)人: | 里卡·普鲁宁;基莫·亨蒂宁;汉努·卡泰卢斯;托米·苏尼 | 申请(专利权)人: | VTT技术研究中心 |
主分类号: | H01L21/02 | 分类号: | H01L21/02;B81C1/00;C23C16/455 |
代理公司: | 北京康信知识产权代理有限责任公司 11240 | 代理人: | 张英;刘书芝 |
地址: | 芬兰乌奥*** | 国省代码: | 芬兰;FI |
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摘要: | 一种制造多层衬底结构的方法,例如CSOI晶片结构(空腔-SOI,绝缘体上的硅)包括获得第一和第二晶片,如两个硅晶片,其中至少一个晶片可以可选地设置有材料层如氧化物层(302,404),在第一晶片的结合侧形成空腔(306,406),沉积,优选通过ALD(原子层沉积),材料层,如薄氧化铝层,设置在任一个晶片上,以便至少位于面对另一个晶片的位置并覆盖第一晶片的空腔的至少一部分,如其底部、壁和/或边缘,并能够停止蚀刻至底层材料(308,408),例如干蚀刻,并将设置有至少上述ALD层为中间层的晶片结合在一起以形成多层半导体衬底结构(310,312)。介绍了相关的多层衬底结构。 | ||
搜索关键词: | 多层 衬底 结构 及其 制造 方法 | ||
【主权项】:
一种多层衬底结构(211,212),例如CSOI晶片结构(空腔SOI,空腔绝缘体上的硅),包括‑第一(202b,320)和第二(206b,328)晶片,如两个硅晶片,结合的,可选地通过直接结合,可选地连同若干中间层(204b,322),所述第一晶片在结合的一侧包括空腔(203b,324),和‑ALD沉积(原子层沉积)材料层(210,326)设置在任一晶片上,使得至少在面对另一个晶片的位置并覆盖所述第一晶片的空腔的至少一部分,如其底部、壁、顶部和/或边缘,并且能够基本上在达到底层材料之前停止蚀刻,如等离子体蚀刻。
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H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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