[发明专利]在栅绕式架构中的锗和III‑V纳米线及纳米带的CMOS实现

摘要

公开了用于在同一衬底(例如硅)上的异质材料，例如III‑V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III‑V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。

主权项

一对半导体器件，包括：布置在衬底之上的第一纳米线，其中，所述第一纳米线的纵向长度还包括：IV族半导体材料的第一沟道区；与所述第一沟道区电耦合的第一源极区和第一漏极区；第一栅极堆叠体，其包括同轴地完全环绕在所述第一沟道区的所述IV族半导体材料周围并且与所述第一沟道区的所述IV族半导体材料连续接触的栅极绝缘体和栅极导体；以及布置在所述衬底之上的第二纳米线，所述第二纳米线还包括：III‑V族半导体材料的第二沟道区；与所述第二沟道区电耦合的第二源极区和第二漏极区；以及第二栅极堆叠体，其包括同轴地完全环绕在所述第二沟道区周围的栅极绝缘体和栅极导体。