[发明专利]用于工艺优化的相位调谐的技术有效
| 申请号： | 201180076081.8 | 申请日： | 2011-12-30 |
| 公开（公告）号： | CN104025255A | 公开（公告）日： | 2014-09-03 |
| 发明（设计）人： | P·A·尼许斯;S·O·奥加都;S·希瓦库马;S·郑 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | H01L21/027 | 分类号： | H01L21/027;G03F1/36 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 张伟;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了用于确定将光刻掩模的定相区制造得多么厚或多么深的技术。一个示例性实施例提供了一种方法，其包括：提供包括第一测试集的第一掩模布局设计，并提供包括第二测试集的第二掩模布局设计，其中第二测试集大于第一测试集；针对一系列相位深度/厚度模拟在第一测试集中的感兴趣结构的关键尺寸离焦，并基于模拟的结果来选择初始优选掩模相位深度/厚度；以及产生在初始优选相位深度/厚度下的快速厚掩模模型(FTM)，并使用FTM校正第二掩模布局设计的第二测试集，从而提供优化掩模布局设计。可实施具有优化掩模布局设计的掩模来给出最佳图案化。 | ||
| 搜索关键词： | 用于 工艺 优化 相位 调谐 技术 | ||
【主权项】：
一种用于对光刻掩模进行相位调谐的方法，包括：提供包括第一测试集的第一掩模布局设计；提供包括第二测试集的第二掩模布局设计，其中所述第二测试集大于所述第一测试集；针对一系列相位深度/厚度来模拟在所述第一测试集中的感兴趣结构的关键尺寸离焦；基于所述模拟的结果来选择初始优选的掩模相位深度/厚度；产生在所述初始优选的相位深度/厚度处的快速厚掩模模型(FTM)；以及使用所述FTM校正所述第二掩模布局设计的所述第二测试集，从而提供优化的掩模布局设计。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于英特尔公司，未经英特尔公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201180076081.8/，转载请声明来源钻瓜专利网。
- 上一篇：一种婴儿驱蚊花露水
- 下一篇：液态排渣加压气化炉连续泄压排渣方法及其系统
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
