[发明专利]基于rd‑的8b/10b解码电路

摘要

本发明公开了一种基于rd‑的8b/10b解码电路，将外部输入的10比特数据拆分为前6比特和后4比特数据，分别送入6b预处理模块和4b预处理模块，前6比特数据经6b预处理模块预处理后，产生的第一数据字符数据和第一控制字符数据分别送往基于rd‑的5b/6b数据字符解码器和基于rd‑的5b/6b控制字符解码器；后4比特数据经4b预处理模块预处理后，产生的第二数据字符数据和第二控制字符数据分别送往基于rd‑的3b/4b数据字符解码器和基于rd‑的3b/4b控制字符解码器；四个解码器解码后的数据都送往数据合并模块，选择合适的数据，合并成8比特的数据输出。本发明能大量节省存储器资源。

主权项

一种基于rd‑的8b/10b解码电路，其特征在于：由6b预处理模块、4b预处理模块、基于rd‑的5b/6b数据字符解码器、基于rd‑的5b/6b控制字符解码器、基于rd‑的3b/4b数据字符解码器、基于rd‑的3b/4b控制字符解码器、数据合并模块以及两个异或模块构成；外部输入数据为10比特数据，该10比特数据拆分为低6比特数据和高4比特数据，所述低6比特数据输入到所述6b预处理模块，所述高4比特数据输入到所述4b预处理模块；一当前字符极性信号，分别输入到所述6b预处理模块和第一异或模块；该当前字符极性信号表示当前输入字符的极性，所述6b预处理模块在当前字符极性信号的控制下对所述低6比特数据进行预处理操作，并输出第一数据字符数据、第一控制字符数据和第一极性变化标示符信号；第一异或模块用于对所述当前字符极性信号和所述第一极性变化标示符信号进行异或处理并输出第二字符极性信号；所述第二字符极性信号分别输入到所述4b预处理模块和第二异或模块；所述4b预处理模块在第二字符极性信号的控制下对所述高4比特数据进行预处理操作，并输出第二数据字符数据、第二控制字符数据和第二极性变化标示符信号；所述第二异或模块用于对所述第二字符极性信号和所述第二极性变化标示符信号进行异或处理，产生下一字符极性信号，并将所述下一字符极性信号对外输出；所述第一数据字符数据输入到所述基于rd‑的5b/6b数据字符解码器进行处理，并输出第一数据字符解码数据和第一数据字符解码标示符信号；所述第一控制字符数据输入到所述基于rd‑的5b/6b控制字符解码器进行处理，并输出第一控制字符解码数据和第一控制字符解码标示符信号；所述第二数据字符数据输入到所述基于rd‑的3b/4b数据字符解码器进行处理，并输出第二数据字符解码数据和第二数据字符解码标示符信号；所述第二控制字符数据输入到所述基于rd‑的3b/4b控制字符解码器进行处理，并输出第二控制字符解码数据和第二控制字符解码标示符信号；所述第一数据字符解码数据、第一数据字符解码标示符信号、第一控制字符解码数据、第一控制字符解码标示符信号、第二数据字符解码数据、第二数据字符解码标示符信号、第二控制字符解码数据和第二控制字符解码标示符信号输入到所述数据合并模块，进行处理并输出一8比特的输出数据和一指示符信号。