[发明专利]一种用于LTE的并行Turbo码内交织器的实现方法

摘要

本发明提供了一种用于LTE的并行Turbo码内交织器的实现方法，包括适用于FPGA实现的交织器输出的递推关系式建立，辅助递推式关系式建立，初值递推关系式及其辅助关系式建立，方便对K值求模的数据拆分及组合方式，交织常数表的建立，码块长度与交织常数表地址对应关系的建立，以及并行LTETurbo码内交织器在FPGA中的实现。此交织器在一个时钟周期内完成8个交织地址的输出，8个地址分别读取8块内容相同的RAM，由主控模块处理得到8比特数据输出，降低了现有并行交织器的运算复杂度，比传统的1比特交织器效率提高了8倍，在LTE通信系统中有很高的商用价值。

主权项

1.一种用于LTE的并行Turbo码内交织器的实现方法，其方法依次包括以下步骤：步骤1）、首先，状态机根据编码有效信号，转入编码状态，首先根据码块长度k，产生两个查表地址，LUT高地址和LUT低地址，LUT低地址查表取出常数，，，LUT高地址查表取出常数以及；其中和为3GPP TS 36.212 V10.0.0协议5.1.3.2.3节定义的QPP交织器系数，LUT表的结构设计如下：；步骤2）、用8个时钟，按照递推式，计算得到，，…,的值，再根据递推式，计算得到，，…的值，其中，，,，计算初值的时候一个时钟输出一个交织后的地址；步骤3）、 接下来，按照递推式，每个时钟生成8个交织地址输出，其中，；步骤4）、用步骤3）生成的8个交织地址分别去查8个内容相同的RAM存储器从而得到8个比特数据，RAM存储器的内容为前级CRC的输出；步骤5）、将步骤4）得到的8个比特数据收集起来，组成一路8位的数据输出，并送入下一级RSC编码器进行编码。