[发明专利]一种CPLD及其实现信号电平转换的方法有效
| 申请号： | 201210184574.X | 申请日： | 2012-06-06 |
| 公开（公告）号： | CN102723943A | 公开（公告）日： | 2012-10-10 |
| 发明（设计）人： | 王民;刘娜 | 申请（专利权）人： | 瑞斯康达科技发展股份有限公司 |
| 主分类号： | H03K19/0175 | 分类号： | H03K19/0175;G05B19/05 |
| 代理公司： | 北京安信方达知识产权代理有限公司 11262 | 代理人： | 栗若木;曲鹏 |
| 地址： | 100085 北京*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种CPLD及其实现信号电平转换的方法，涉及CPLD技术。本发明公开的方法包括：CPLD中第一bank接入信号时，调用该第一bank上的输入模块对所接入的信号进行时钟数据对齐处理，再输入到第二bank上的输出模块，该输出模块对收到的信号进行时钟数据对齐处理后由第二bank输出，其中，所述第一bank和第二bank的接口电平不同，所述第一bank上的输入模块和第二bank上的输出模块采用的时钟数据对齐处理方式相同或不同。本发明还公开了一种复杂可编程逻辑器。本申请技术方案通过CPLD内部高速通用DDR接口实现了信号电平转换，该方案能够严格控制信号时序，且实现简单可靠，配置灵活。 | ||
| 搜索关键词： | 一种 cpld 及其 实现 信号 电平 转换 方法 | ||
【主权项】：
一种复杂可编程逻辑器(CPLD)实现信号电平转换的方法，其特征在于，该方法包括：CPLD中第一bank接入信号时，调用该第一bank上的输入模块对所接入的信号进行时钟数据对齐处理，再输入到第二bank上的输出模块，该输出模块对收到的信号进行时钟数据对齐处理后由第二bank输出，其中，所述第一bank和第二bank的接口电平不同，所述第一bank上的输入模块和第二bank上的输出模块采用的时钟数据对齐处理方式相同或不同。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于瑞斯康达科技发展股份有限公司，未经瑞斯康达科技发展股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201210184574.X/，转载请声明来源钻瓜专利网。
- 上一篇：图像处理设备及其控制方法
- 下一篇：一种高精度钢筋混凝土反力墙施工工艺
