[发明专利]集成电路测试优化方法及其测试装置无效
| 申请号： | 201210207009.0 | 申请日： | 2012-06-21 |
| 公开（公告）号： | CN102707225A | 公开（公告）日： | 2012-10-03 |
| 发明（设计）人： | 罗斌;汤雪飞;凌俭波;孟翔 | 申请（专利权）人： | 上海华岭集成电路技术股份有限公司 |
| 主分类号： | G01R31/28 | 分类号： | G01R31/28 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 郑玮 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及一种集成电路测试优化方法及其测试装置，所述方法包括：步骤101：提供已检芯片的多个测试项的测试数据和多批次待测芯片；步骤102：根据所述测试数据获取每个测试项的失效概率；步骤103：按照所述失效概率从高到低排序所有测试项，形成一测试流程；步骤104：按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中；步骤105：循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。通过对测试项故障覆盖有效性和故障出现的概率进行排序，优化测试进程，以减少待测芯片的检测时间，从而减少整个测试时间，降低测试成本。 | ||
| 搜索关键词： | 集成电路 测试 优化 方法 及其 装置 | ||
【主权项】：
一种集成电路测试优化方法，其特征在于，包括：步骤101：提供已检芯片的多个测试项的测试数据和多批次待测芯片；步骤102：根据所述测试数据获取每个测试项的失效概率；步骤103：按照所述失效概率从高到低排序所有测试项，形成一测试流程；步骤104：按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中；步骤105：循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。
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