[发明专利]一种基于FPGA实现的信道化接收机子信道实时频谱合成方法

摘要

本发明涉及数字化信号处理领域，具体涉及一种实时性更强、精度更高的基于FPGA实现的信道化接收机子信道实时频谱合成方法。本发明包括如下步骤：（1）数字输入信号转换为16路并行数据；（2）1输出16路IQ信号，采进行16路均匀信道化；（3）计算16路IQ信号的幅度和相位；（4）对16路IQ数据延时；（5）求得的信号瞬时频率，获得信号时间起始阶段所在信道及相邻两个信道；（6）进行时域加窗处理；（7）进行短时快速傅里叶变换单元处理；（8）对三路信号频谱进行合成。本发明采用基于短时快速傅里叶变换处理的FPGA流水线处理方式，可保证在脉冲信号下降沿5us后识别出宽带信号的3dB带宽等时频信息，测频精度为1MHz，提高了信号识别的实时性。

主权项

一种基于FPGA实现的信道化接收机子信道实时频谱合成方法，由FPGA程序单元构成流水线，其特征在于，包括如下步骤：（1）高速AD采集的960M采样数字输入信号经LVDS串并转换单元转换为16抽取60M采样的16路并行数据；（2）16路并行数据经16路均匀信道化单元输出16路IQ信号，采用基于DFT调制的无混叠、无盲区的信道划分方法进行16路均匀信道化；（3）cordic单元计算16路IQ信号的幅度和相位；（4）延时单元对16路IQ数据延时，使16路IQ数据与16选3信号选择单元使用的IQ数据同步；（5）16选3信号选择单元根据相位求得的信号瞬时频率，根据信号的幅度比较获得信号时间起始阶段所在信道及相邻两个信道，设为第Q路，相邻的信道分别设为第Q‑1和第Q+1路；（6）16选3信号选择单元输出的三路IQ信号经过时域加窗单元进行时域加窗处理；（7）时域加窗处理后的三路IQ信号经短时快速傅里叶变换单元进行短时快速傅里叶变换单元处理；（8）经短时快速傅里叶变换处理后的IQ信号由频谱合成单元采用基于相邻子信道频谱拼接技术对三路信号频谱进行合成。