[发明专利]循环右移累加基的DTMB中LDPC编码器和编码方法

摘要

本发明涉及一种解决DTMB系统中3种不同码率QC-LDPC码编码的方案，其特征在于，所述系统的QC-LDPC码的编码器是基于循环右移累加机制，主要由控制器、向量存储器、循环右移表、循环右移累加器和并行循环左移累加器五部分组成。本发明提供的编码方法过程简单，步骤一致性强，易于实现，简化了后向递推运算，无需读出—运算—写回这一复杂操作。本发明提供的QC-LDPC编码器兼容多码率，能在明显提高编码速度的同时有效减少逻辑资源需求，具有易于实现、编码速度快、资源消耗少、功耗小、成本低等优点。

主权项

一种适合于DTMB标准采用的3种不同码率QC‑LDPC码的编码器，QC‑LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，通过行列交换变换成近似下三角形状HALT，u反映了HALT与下三角矩阵的接近程度，其中，c、t、b和u皆为正整数，t=a+c，3种不同码率η分别是0.4、0.6、0.8，对于这3种不同码率QC‑LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种不同码率对应的参数u分别是3、2、2，校验矩阵H对应码字v=(p,s)，H的前c块列对应的是校验向量p，后a块列对应的是信息向量s，以b比特为一段，校验向量p被等分为c段，即p=(p1,p2,…,pc)，信息向量s被等分为a段，即s=(s1,s2,…,sa)，HALT对应码字vALT=(pALT,s)，pALT=(py,px)，对于η=0.4，px=(pc‑1,pc,p1)，py=(p2,p3,…,pc‑2)，对于η=0.6和0.8，px=(pc‑1,pc)，py=(p1,p2,…,pc‑2)，以b比特为一段，vALT被等分为t段，即vALT=(v1,v2,…,vt)，其特征在于，所述编码器包括以下部件：控制器，控制信息向量的输入、码字的输出和其它部件的运行；向量存储器,用于存储向量q和码字vALT，其空间用vALT的码段v1,v2,…,vt来标识；循环右移表，用于存储矩阵Hzero中所有循环矩阵的循环右移位数和所在的块列号，其中，Hzero是将HALT中下三角矩阵T的对角线和整个矩阵D清零得到的；循环右移累加器，用于计算向量q和部分校验向量py；并行循环左移累加器，用于计算部分校验向量px。