[发明专利]DDR3信号端接结构有效
| 申请号： | 201210380737.1 | 申请日： | 2012-10-09 |
| 公开（公告）号： | CN102915756A | 公开（公告）日： | 2013-02-06 |
| 发明（设计）人： | 丁亚军;刘耀;王彦辉;贾福桢;王玲秋;吕春阳 | 申请（专利权）人： | 无锡江南计算技术研究所 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;H03L7/06 |
| 代理公司： | 北京众合诚成知识产权代理有限公司 11246 | 代理人： | 龚燮英 |
| 地址： | 214083 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明提供了一种DDR3信号端接结构。存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片输入缓冲和第一片输出缓冲；DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片输入缓冲和第二片输出缓冲；第一片的输入输出缓冲通过印制线路板走线连接至第二片的输入输出缓冲。上拉电阻的一端连接至第一片输入输出缓冲的DQS_N引脚、另一端连接至输入输出缓冲器的电源电压。下拉电阻的一端连接至第一片的输入输出缓冲的DQS_P引脚、另一端接地。附加电阻的一端连接至第二片的输入输出缓冲器的DQS_P引脚、另一端连接至第二片输入输出缓冲器的DQS_N引脚。 | ||
| 搜索关键词： | ddr3 信号 端接 结构 | ||
【主权项】：
一种DDR3信号端接结构，其特征在于包括：存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；其中，存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；其中，DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；其中，第一片DQS差分输入输出缓冲通过印制线路板走线连接至第二片DQS差分输入输出缓冲。
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