[发明专利]RAM存储装置有效
| 申请号： | 201210399530.9 | 申请日： | 2012-10-19 |
| 公开（公告）号： | CN103064802B | 公开（公告）日： | 2018-09-07 |
| 发明（设计）人： | 前田智行 | 申请（专利权）人： | 拉碧斯半导体株式会社 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16;G06F12/06 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 何欣亭;李浩 |
| 地址： | 日本神奈*** | 国省代码： | 日本;JP |
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| 摘要： | 提供即使在发生对RAM的访问冲突的情况下，也能够将两个访问作为有效的请求应答的RAM存储装置。包含：选择部，响应控制信号，在以时钟信号决定的一个周期内，将到达2个接口之中的一个的访问向RAM供给；存储部，响应该控制信号，将到达该接口之中的另一个的访问至少存储至该一个周期随后的下一个周期为止。该选择部在该下一个周期之后，将该存储部存储的访问向该RAM供给。 | ||
| 搜索关键词： | ram 存储 装置 | ||
【主权项】：
1.一种RAM存储装置，包含对含有写入或读出的第一控制信号及第一信息数据的第一访问进行中继的第一接口、对含有写入或读出的第二控制信号及第二信息数据的第二访问进行中继的第二接口、以及响应所述第一接口及所述第二接口，和时钟信号同步进行所述第一信息数据及所述第二信息数据的写入或读出的RAM，其特征在于，包含：存储部，执行存储动作，该存储动作是在以所述时钟信号决定的第一周期中响应来自所述第一接口的待机指令信号，将到达所述第二接口中的所述第二访问进行存储，以及选择部，执行选择供给动作，该选择供给动作是：响应所述第一控制信号，在所述第一周期随后的以所述时钟信号决定的第二周期内将到达所述第一接口中的所述第一访问向所述RAM供给；响应所述第二控制信号，在将到达所述第一接口中的所述第一访问向所述RAM供给的所述第二周期随后的以所述时钟信号决定的第三周期之后，将所述存储部存储的所述第二访问向所述RAM供给。
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