[发明专利]具有位于互连上的单元图案的半导体存储器件及其制造方法有效
| 申请号： | 201210405651.X | 申请日： | 2012-10-23 |
| 公开（公告）号： | CN103117358A | 公开（公告）日： | 2013-05-22 |
| 发明（设计）人： | 李章旭 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | H01L45/00 | 分类号： | H01L45/00 |
| 代理公司： | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人： | 石卓琼;俞波 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 本发明提供了一种具有形成在互连上的单元图案并能减小互连电阻的半导体存储器件及其制造方法。所述半导体器件包括：半导体衬底，在所述半导体衬底中限定有单元区、核心区以及外围区并形成有底结构；导线，所述导线形成在半导体衬底的整个结构上；存储器单元图案，所述存储器单元图案形成在单元区中的导线上；以及虚设导电图案，所述虚设导电图案形成在核心区和外围区中的导线中的任何一个上。 | ||
| 搜索关键词： | 具有 位于 互连 单元 图案 半导体 存储 器件 及其 制造 方法 | ||
【主权项】：
一种半导体存储器件，包括：半导体衬底，在所述半导体衬底中限定有单元区、核心区以及外围区并形成有底结构；导线，所述导线形成在所述半导体衬底的整个结构上；存储器单元图案，所述存储器单元图案形成在所述单元区中的导线上；以及虚设导电图案，所述虚设导电图案形成在所述核心区和所述外围区中的导线中的任何一个上。
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