[发明专利]高速时钟数据恢复电路中的时钟相位判断电路和判断方法

摘要

本发明公开了电路设计和数据传输技术领域中的一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路，包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元。本发明先将两路高速信号解复用（Demux）成四路相对低速的信号，输入时钟相位判断电路。然后时钟相位判断电路中的鉴相器分别对这四路信号处理，判断出相应的early/late信息。最后时钟相位判断电路中的投票单元将这四组early/late信息进行投票，得出综合的early/late信息。时钟相位判断电路输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。本发明提供的时钟相位判断电路不但使时钟数据恢复环路的带宽减小了一半，并且使数字模块速度降低了一半，设计简单、功耗低且占用面积小。

主权项

一种高速时钟数据恢复电路中的时钟相位判断电路，其特征是所述时钟相位判断电路包括：解复用电路，用于将n路高速信号解复用成2n相对低速的信号;其中n为大于1的整数；投票电路，用于将这2n组early/late信息进行投票，得出综合的early/late信息；当2n组early/late信息中early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号；输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。