[发明专利]一种基于FPGA的纳秒级数字可编程延时电路有效
| 申请号： | 201210481603.9 | 申请日： | 2012-11-23 |
| 公开（公告）号： | CN103019134A | 公开（公告）日： | 2013-04-03 |
| 发明（设计）人： | 李洪涛;朱晓华;顾陈;曾文浩 | 申请（专利权）人： | 南京理工大学 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042 |
| 代理公司： | 南京理工大学专利中心 32203 | 代理人： | 朱显国 |
| 地址： | 210094 *** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种基于FPGA的纳秒级数字可编程延时电路。延时电路由可编程横向选择器以及可实现不同延时时间的纵向延时单元组成。横向选择器由若干个二选一选择器级联而成，纵向延时单元由不同个数的基本延时单元级联而成，横向选择器通过控制输入信号是否经过纵向延时单元实现可编程延时，并使用布局布线约束技术使延时精确可控。本发明通过编程可实现纳秒级精确延时，并使用FPGA设计实现，具有很高的精确度、较强的通用性以及适用性。 | ||
| 搜索关键词： | 一种 基于 fpga 级数 可编程 延时 电路 | ||
【主权项】：
一种基于FPGA的纳秒级数字可编程延时电路，其特征在于：由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元构成；纵向延时单元由不同个数的基本延时单元级联构成；二选一选择器的一个选择输入端接纵向延时单元的输出端，另一个选择输入端与纵向延时单元的输入端相连，直接作为可编程延时单元的输入端；采用布局布线约束技术将二选一选择器固定在FPGA内部横向相邻的查找表单元中，将不同的基本延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使延时精度可控。
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