[发明专利]基于FPGA的准循环LDPC码的简易编码装置及方法

摘要

本发明涉及一种基于FPGA的准循环LDPC码的简易编码装置及方法，其包括第二单位运算模块，接收信息向量u′，所述信息向量u′包括若干信息块；第三运算模块，第三运算模块包括常数矩阵α，将常数矩阵α的行向量用4字节表示以划分得到若干第一常数信息块；第三运算模块接收信息向量u′，并将信息向量u′内的元素与常数矩阵a′的元素进行与运算后进行模2求和，以得到信息矩阵P1；第四运算模块，第四运算模块包括常数矩阵β，将常数矩阵β的行向量用4字节表示以划分得到若干第二常数信息块；第四运算模块接收信息向量u′，并将信息向量u′内的元素与常数矩阵β′的元素进行与运算后进行模2求和，以得到信息矩阵P2。本发明对准循环LDPC码有效编码，能降低硬件逻辑资源及存储资源，适应范围广。

主权项

一种基于FPGA的准循环LDPC码的简易编码装置，其特征是，包括第二单位运算模块（4），接收信息向量u′，所述信息向量u′包括若干信息块，所述信息块采用4字节表示，第二单位运算模块（4）将信息向量u′接收运算后得到信息行向量u；第三运算模块（5），第三运算模块（5）包括常数矩阵α，将常数矩阵α的行向量用4字节表示以划分得到若干第一常数信息块，将所述第一常数信息块内非0元素的位置信息作为第一常数信息块的元素，以形成常数矩阵a′；第三运算模块（5）接收信息向量u′，并将信息向量u′内的元素与常数矩阵a′的元素进行与运算后进行模2求和，以得到信息矩阵P1；第四运算模块（6），第四运算模块（6）包括常数矩阵β，将常数矩阵β的行向量用4字节表示以划分得到若干第二常数信息块，将所述第二常数信息块内非0元素的位置信息作为第二常数信息块的元素，以形成常数矩阵β′；第四运算模块（6）接收信息向量u′，并将信息向量u′内的元素与常数矩阵β′的元素进行与运算后进行模2求和，以得到信息矩阵P2。