[发明专利]一种钱搜索电路及基于该钱搜索电路的ECC解码装置及方法

摘要

本发明实施例公开了一种钱搜索电路，该电路包括t个子模块、t×(P‑1)个移位寄存器，以及P个加法器和P‑1个除法器，所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，所述t个子模块和一加法器构成第P通道；每t个移位寄存器和一个加法器及一个除法器构成一个通道，构成第一至第P‑1通道；基于该钱搜索电路本发明还提出了一种ECC解码结构和采用两级流水线的ECC解码方法。本发明所述钱搜索电路通过调节通道数节省了芯片面积，且大大缩短了钱搜索的纠错时间，从而将ECC解码减少为两级流水线，加快了ECC解码速度。

主权项

一种钱搜索电路，其特征在于，该电路包括t个子模块、t×(P‑1)个移位寄存器，以及P个加法器和P‑1个除法器，所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，所述t个子模块和一加法器构成第P通道；每t个移位寄存器和一个加法器及一个除法器构成一个通道，构成第一至第P‑1通道；其中，第P通道中，t个子模块中t个两输入选择器的一输入端依次为错误多项式的t+1个系数δ0、δ1、δ2、δ3、……δt；每个两输入选择器的输出端均与乘法器的输入端相连作为一个乘数，t个乘法器的另一输入端依次为t个伽罗华域数；t个乘法器的输出端均与第P通道加法器的输入端连接，同时t个乘法器中每个乘法器的输出端均经一D锁存器后连接至其所在子模块的两输入选择器的一输入端；所述加法器还有一个加数为δ0；所述第一至第P‑1通道中，每个通道的第一个移位寄存器的输入端与第P通道子模块一的两输入选择器的输出端相连；每个通道的第二个移位寄存器的输入端与第P通道子模块二的两输入选择器的输出端相连；每个通道的第三个移位寄存器的输入端与第P通道子模块三的两输入选择器的输出端相连；依次类推，第P‑1通道的第t个移位寄存器的输入端与第P通道子模块t的输出端相连；所述第一至第P‑1通道中，t个移位寄存器的输出均与加法器的输入端相连；所述P‑1个通道的加法器有一个共同的加数δ0；所述加法器的输出端分别与同一通道内除法器的输入端相连作为除法器的被除数，所述除法器的被除数均为伽罗华域的本元多项式的n次幂，其中n等于该第P通道内最大的移位数；所述第一通道的t个移位寄存器依次左移1至t位、第二通道的t个移位寄存器依次左移2、2×2、3×2、……t×2；第三个通道的t个移位寄存器依次左移3、2×3、3×3、……t×3；……依此类推，第P‑1个通道的t个移位寄存器依次左移P‑1、2×(P‑1)、3×(P‑1)、……t×(P‑1)；其中，t和P均为自然数，所述t为纠错能力数，P为通道数。