[实用新型]实现数据同步的装置

摘要

本实用新型涉及一种实现数据同步的装置。所述实现数据同步的装置包括：时钟转换模块；第一寄存器；逻辑处理电路，与所述第一寄存器连接；第二寄存器，与所述逻辑处理电路连接；延时信号生成模块，与所述时钟转换模块连接；三个以上第三寄存器，与所述延时信号生成模块连接；判断模块，与所述三个以上第三寄存器连接；时钟反相模块，与所述判断模块和所述第一寄存器连接。本实用新型可以采用模拟差分时钟对单端时钟下的数字数据进行正确采样，保证不同时钟类型下的数据同步。

主权项

一种实现数据同步的装置，包括：时钟转换模块，用于将差分时钟信号转换为单端时钟信号；第一寄存器；逻辑处理电路，与所述第一寄存器连接，用于对所述第一寄存器输出的数据信号进行逻辑处理；第二寄存器，与所述逻辑处理电路连接，用于采用所述差分时钟信号对所述逻辑处理电路输出的数据信号进行采样得到输出数据信号；其特征在于，还包括：延时信号生成模块，与所述时钟转换模块连接，用于对所单端时钟信号进行延时，生成延时不同的三路以上时钟信号，所述三路以上时钟信号中的一路时钟信号与所述逻辑处理电路输出的数据信号同步；三个以上第三寄存器，与所述延时信号生成模块连接，用于同时采用所述差分时钟信号分别对所述三路以上时钟信号进行采样；判断模块，与所述三个以上第三寄存器连接，用于根据所述三个以上第三寄存器输出的信号，判断所述差分时钟信号的采样沿是否位于所述逻辑处理电路输出的数据信号的无效区内；时钟反相模块，与所述判断模块和所述第一寄存器连接，用于当所述判断模块判定所述差分时钟信号的采样沿位于所述逻辑处理电路输出的数据信号的无效区时，对所述单端时钟信号进行反相，将反相后的单端时钟信号发送给所述第一寄存器，当所述判断模块判定所述差分时钟信号的采样沿位于所述逻辑处理电路输出的数据信号的有效区时，直接将所述单端时钟信号发送给所述第一寄存器；所述第一寄存器用于采用所述时钟反相模块发送的单端时钟信号对所述输入数据信号进行采样。