[实用新型]与CMOS逻辑工艺兼容的非挥发性记忆体

摘要

本实用新型涉及一种与CMOS逻辑工艺兼容的非挥发性记忆体，其包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的晶体管与电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。本实用新型能与CMOS逻辑工艺兼容，提高数据保留时间，提高非挥发性记忆体的使用可靠性。

主权项

一种与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞（100）；其特征是：所述半导体基板内的上部设有若干隔离沟槽（10），所述隔离沟槽（10）内设置有隔离介质以形成领域介质区域（14）；记忆体细胞（100）内的晶体管与电容通过领域介质区域（14）相互隔离；半导体基板的第一主面（32）上淀积有栅介质层（15），所述栅介质层（15）覆盖隔离沟槽（10）的槽口并覆盖半导体基板的第一主面（32）；隔离沟槽（10）的顶角（30）正上方设有P+浮栅电极（20），所述P+浮栅电极（20）位于栅介质层（15）上，并与隔离沟槽（10）的顶角（30）相对应分布。