[发明专利]集成电路、多核处理器装置以及集成电路的制造方法

摘要

本发明提供一种三维集成电路，在构成该三维集成电路的各芯片中，将用于芯片制造的掩模设成共同的掩模，特别是，将用于凸块的缓冲区域也设成共同的缓冲区域，从而来抑制制造成本。本发明的集成电路是层叠多个芯片构成的集成电路，包括硅贯通电极的布局相同的第一以及第二芯片，第一芯片介由第一凸块与电路板连接，在第一芯片中，第一数量的硅贯通电极与第一凸块连接，第一数量是2以上的自然数。

主权项

一种集成电路，包括一个或一个以上被层叠的同一布局的芯片，上述芯片具有硅贯通电极和与上述硅贯通电极连接的布线层，当每隔两个上述芯片使上述硅贯通电极的端部与上述布线层相对置层叠时，上述硅贯通电极的端部位置与上述布线层的接触用焊盘的位置一致，当每隔两个上述芯片使上述布线层彼此相对置层叠时，一方的上述布线层的接触用焊盘的位置与另一方的上述布线层的接触用焊盘的位置一致，而且，上述芯片介由第一凸块与电路板连接，上述芯片中的第一数量的硅贯通电极与一个上述第一凸块连接，上述第一数量是2以上的自然数。