[发明专利]高占空比DDR2数字延迟链电路有效
| 申请号： | 201310010030.6 | 申请日： | 2013-01-11 |
| 公开（公告）号： | CN103050146A | 公开（公告）日： | 2013-04-17 |
| 发明（设计）人： | 吕新浩;孙翼;高鹏;马涛 | 申请（专利权）人： | 昆山慧凝微电子有限公司 |
| 主分类号： | G11C11/4063 | 分类号： | G11C11/4063 |
| 代理公司： | 南京知识律师事务所 32207 | 代理人： | 张苏沛 |
| 地址： | 215345 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种高占空比DDR2数字延迟链电路，包括数字延迟单元、写操作时钟数字延迟链和读写操作DQS数字延迟链。数字延迟单元由时钟反相器和时钟选择器组成，写操作时钟数字延迟链和读写操作DQS数字延迟链由数字延迟单元串联构成。本发明采用全数字电路实现，不在依赖芯片生产工艺，能够实现高占空比DDR2写时钟和DQS信号，提高DDR2稳定性和工作频率。 | ||
| 搜索关键词： | 高占空 ddr2 数字 延迟 电路 | ||
【主权项】：
一种高占空比DDR2数字延迟链电路，其特征在于：包括数字延迟单元、时钟锁定数字延迟链、写操作时钟数字延迟链、写操作DQS数字延迟链和读操作DQS数字延迟链。
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