[发明专利]一种基于Bypass技术的低功耗乘法器有效
| 申请号： | 201310027083.9 | 申请日： | 2013-01-18 |
| 公开（公告）号： | CN103092560A | 公开（公告）日： | 2013-05-08 |
| 发明（设计）人： | 王东琳;侯化成;王惠娟;肖偌舟;林玻;张志伟 | 申请（专利权）人： | 中国科学院自动化研究所 |
| 主分类号： | G06F7/523 | 分类号： | G06F7/523;G06F1/32 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 宋焰琴 |
| 地址： | 100190 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。 | ||
| 搜索关键词： | 一种 基于 bypass 技术 功耗 乘法器 | ||
【主权项】：
一种基于Bypass技术的乘法器，所述乘法器用于接收两个操作数，并对其进行乘法操作，其包括：Booth编码模块、Booth译码模块、部分积压缩树和快速加法器306；其中，Booth编码模块对第一个操作数进行Booth编码；Booth译码模块根据所述Booth编码模块输出的Booth编码对乘法器的第二个操作数进行译码而得到多组部分积；所述部分积压缩树处理所述多组部分积，得到两个压缩结果；所述快速加法器将所述两个压缩结果进行加法操作，从而得到最终的乘法结果；其中所述部分积压缩树的基本单元为基于行列Bypass的全加器和半加器。
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