[发明专利]一种高速逐次逼近型模数转换器

摘要

本发明公开了一种高速逐次逼近型模数转换器，包括：数模转换器、比较器、逐次逼近逻辑电路与时钟源；其中，所述逐次逼近逻辑电路包括移位寄存器与数据寄存器；所述数据寄存器中的数据寄存单元包含第一时钟输入端、第二时钟输入端、第一晶体管、第二晶体管、第三晶体管、第一电位、第二电位、选通逻辑电路与反相器。通过采用本发明提供的高速逐次逼近型模数转换器大幅削减了从比较器输出比较结果到数模转换器动作的延时，显著的提升了模数转换器的转换速率。

主权项

一种高速逐次逼近型模数转换器，其特征在于，包括：数模转换器、比较器、逐次逼近逻辑电路与时钟源；所述逐次逼近控制逻辑电路包括移位寄存器与数据寄存器；所述移位寄存器与数据寄存器中均包括若干寄存单元组成的阵列；其中，数据寄存器中的数据寄存单元包括：第一时钟输入端、第二时钟输入端、第一晶体管、第二晶体管、第三晶体管、第一电位、第二电位、选通逻辑电路与反相器；所述数据寄存单元的第一时钟输入端与对应的移位寄存单元的输出端耦合，每个数据寄存单元的第二时钟输入端与跟第一时钟输入端耦合的移位寄存单元的下一级移位寄存单元的输出端耦合；所述选通逻辑电路包括第一与第二时钟接口，且分别耦合到所述数据寄存单元的第一及第二时钟输入端；所述第一晶体管的栅端耦合到所述数据寄存单元的第一时钟输入端；其源端耦合到所述数据寄存单元的第一电位；所述第二晶体管的栅端耦合到所述数据寄存单元的数据输入端；其源端耦合到第三晶体管的漏端；所述第一与第二晶体管的漏端经过所述数据寄存单元的反相器后耦合到所述数据寄存单元的输出端；所述第三晶体管的栅端耦合到所述选通逻辑电路的输出端；其源端耦合到所述数据寄存单元的第二电位；所述比较器的输出端与所述移位寄存器相连，所述比较器的输入端与数模转换器及外部信号的输出端相连，用于比较外部输入信号与数模转换器的输出信号的大小；所述时钟源与所述比较器相连，用于控制所述比较器。