[发明专利]基于FPGA的DDR控制装置及方法有效
| 申请号： | 201310180043.8 | 申请日： | 2013-05-15 |
| 公开（公告）号： | CN103279309A | 公开（公告）日： | 2013-09-04 |
| 发明（设计）人： | 戴琼海;李龙弢;刘烨斌 | 申请（专利权）人： | 清华大学 |
| 主分类号： | G06F3/06 | 分类号： | G06F3/06;G06F13/16 |
| 代理公司： | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人： | 张大威 |
| 地址： | 100084 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提出一种基于FPGA的DDR控制装置及方法，其中装置包括：输入数据缓存、输出数据缓存、读写控制模块、DDR芯片驱动模块和DDR芯片IP核。DDR芯片驱动模块与DDR芯片IP核、读写控制模块、输入数据缓存和输出数据缓存相连，在DDR芯片驱动模块工作时钟下工作，用于通过DDR芯片IP核控制DDR芯片的初始化，根据读写控制模块的写命令或者读命令，在写状态从输入数据缓存的片内存储器写入数据，或者在读状态向输出数据缓存的片内存储器读出数据。根据本发明实施例的基于FPGA的DDR控制装置，简化DDR芯片的操作，提高DDR芯片的工作效率，增加数据读写的灵活性，充分利用片内存储器提高片上资源的利用。 | ||
| 搜索关键词： | 基于 fpga ddr 控制 装置 方法 | ||
【主权项】：
一种基于FPGA的DDR控制装置，其特征在于，包括：输入数据缓存、输出数据缓存、读写控制模块、DDR芯片驱动模块，DDR芯片IP核，输入数据缓存，所述输入数据缓存包括至少一个片内存储器，在输入数据时钟下工作，用于将输入数据位宽转换为所述DDR芯片IP核的数据位宽，并存入所述输入数据缓存的片内存储器；输出数据缓存，所述输出数据缓存包括至少一个片内存储器，在输出数据时钟下工作，用于将所述DDR芯片IP核的数据存入所述输出数据缓存的片内存储器，并将所述DDR芯片IP核的数据位宽转换为输出数据位宽输出；读写控制模块，与所述输入数据缓存、所述输出数据缓存和所述DDR芯片驱动模块相连，用于接收写命令和读命令，控制所述DDR芯片驱动模块对DDR芯片写入或者读出数据，并向所述输出数据缓存发送读使能信号；以及DDR芯片驱动模块，所述DDR芯片驱动模块与所述DDR芯片IP核、所述读写控制模块、所述输入数据缓存和所述输出数据缓存相连，在DDR芯片驱动模块工作时钟下工作，用于通过所述DDR芯片IP核控制所述DDR芯片的初始化，根据所述读写控制模块的写命令或者读命令，在写状态从所述输入数据缓存的片内存储器写入数据，或者在读状态向所述输出数据缓存的片内存储器读出数据。
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