[发明专利]任意K值和8值DRAM的写入电路和读出电路

摘要

本发明涉及一种任意K值和8值DRAM的写入电路与读出电路。写入电路和读出电路的结构特征相同，设计写入电路使提供比写入电路的输入增高Δ的多值信号；考虑存储单元的输出比输入波形偏小或非等阶梯，设计读出电路用来作校正，将非正规的多值信号转换为正规的(等阶梯)多值信号。写入电路和读出电路都有良好的量化整形作用，当Cj电压变化不越过上下二新阈值时，很容易恢复原多值信息，具有抗干扰能力和多值信息恢复能力。主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。

主权项

一种任意K值DRAM的写入电路，其特征在于：所述的K值DRAM的写入电路中，设K＝3，4，5，……；采用K‑1＝L个变阈型PMOS管Qak，k＝1，2，3，……，L，管Qak的栅极经变阈电路连接到写入电路的输入Dinj，变阈型PMOS管Qak的新阈值为tak，管Qak导通时源极漏极间压降为0；管Qak的源极接电源Vdd，选取Vdd的电压比写入电路输入和读出电路输出的最大逻辑电平VDinj(L)和VDouj(L)高Δ，Δ是电压跟随器F输入输出间向下的直流电平偏移；采用L‑1个二极管Dan，n＝2，3，……，L，二极管Dan的导通电压是VDon；Dan的正极和负极分别连接到变阈型PMOS管Qan‑1的漏极和管Qan的漏极；管QaL的漏极经过恒流源Ij接地，管QaL的漏极接恒流源Ij使流经导通二极管的电流保持同一固定值，在管QaL的漏极形成写入电路的输出Gwrij，写入电路输出Gwrij接到存储单元电路的写位线输入；选取tak为写入电路输入Dinj的K值信号的相邻逻辑电平VDinj(k)和VDinj(k‑1)的平均值(VDinj(k)+VDinj(k‑1))/2，即tak为VDinj(k)和VDinj(k‑1)的中间值，VDinj(k)＞VDinj(k‑1)；写入电路输入Dinj的K值信号和读出电路输出Doutj及DRAM输入输出的规范的等阶梯的K值信号的特性是相同的：输入Dinj各相邻逻辑电平的差相等，输出Doutj各相邻逻辑电平的差相等，且输入Dinj和输出Doutj的阶梯电压相同，阶梯电压为VDon，也即满足VDinj(m)‑VDinj(m‑1)＝VDoutj(m)‑VDoutj(m‑1)＝VDon，m＝1，2，3，……，L，VDinj(m)和VDoutj(m)分别是写入电路输入和读出电路输出逻辑值为m的逻辑电平；写入电路的输出Gwrij除0电平外比写入电路输入的K值信号高Δ，0电平仍为0，该K值写入电路又称为K值写入增高电路。