[发明专利]一种冗余结构静态随机存储单元

摘要

本发明公开一种包括：第一至第四上拉管、第一至第四下拉管、第一至第四负载管，以及第一至第四门管。由上可知，本发明在传统的SRAM结构基础上，在下拉管漏极与上拉管漏极之间增加负载管，由于负载管的阈值为负电压，则在无软错误的情况下，负载管一直为导通状态，保持存储信息；在有软错误的情况下，本结构存在的负载管与冗余结构的反馈机制，可恢复存储信息，其中VDDI、VSSI电压可根据工艺与功耗要求动态调整。本发明具有抗软错误能力强、稳定性高、低功耗且与商用逻辑工艺兼容的优点。

主权项

一种冗余结构静态随机存储单元，其特征在于，包括：第一门管NG1a、第二门管NG1b、第三门管NG2a、第四门管NG2b、第一下拉管N1a、第二下拉管N1b、第三下拉管N2a、第四下拉管N2b、第一上拉管P1a、第二上拉管P1b、第三上拉管P2a、第四上拉管P2b、第一负载管ND1a、第二负载管ND1b、第三负载管ND2a以及第四负载管ND2b，其中：第一门管NG1a、第二门管NG1b栅极受字线WL控制，漏极与位线BL相连，第一门管NG1a源极与第一下拉管N1a漏极相连，第二门管NG1b源极与第二下拉管N1b漏极相连；第三门管NG2a、第四门管NG2b栅极受字线WL控制，漏极与互补位线BLn相连，第三门管NG2a管源极与第三下拉管N2a漏极相连，第四门管NG2b管源极与第四下拉管N2b漏极相连；第一下拉管N1a、第二下拉管N1b栅极分别与第二上拉管P1b、第一上拉管P1a栅极相连，第一下拉管N1a漏极与第三下拉管N2a栅极相连，第二下拉管N1b漏极与第四下拉管N2b栅极相连，源极与动态电压VSSI相连；第三下拉管N2a、第四下拉管N2b栅极分别与第四上拉管P2b、第三上拉管P2a栅极相连，第三下拉管N2a漏极与第一下拉管N1a栅极相连，第四下拉管N2b漏极与第二下拉管N1b栅极相连，源极与动态电压VSSI相连；第一上拉管P1a、第二上拉管P1b栅极分别与下第二下拉管N1b、第一下拉管N1a栅极相连，第一上拉管P1a漏极与第一负载管ND1a漏极相连，第二上拉管P1b漏极与负载管第二负载管ND1b漏极相连，源极受动态电压VDDI控制；第三上拉管P2a、第四上拉管P2b栅极分别与第四下拉管N2b、第三下拉管N2a栅极相连，第三上拉管P2a漏极与第三负载管ND2a漏极相连，第四上拉管P2b漏极与第四负载管ND2b漏极相连，源极受动态电压VDDI控制；第一负载管ND1a栅极与第二门管NG1b源极相连，源极与第一下拉管N1a漏极、第三下拉管N2a栅极相连，漏极与第一上拉管P1a漏极相连；第二负载管ND1b栅极与第一门管NG1a源极相连，源极与第二下拉管N1b漏极、第四下拉管N2b栅极相连，漏极与第二上拉管P1b漏极相连；第三负载管ND2a栅极与第四门管NG2b源极相连，源极与第三下拉管N2a漏极、第一下拉管N1a栅极相连，漏极与第三上拉管P2a漏极相连；第四负载管ND2b栅极与第三门管NG2a源极相连，源极与第四下拉管N2b漏极、第 二下拉管N1b栅极相连，漏极与第四上拉管P2b漏极相连。